1、混合键合是高集成堆叠最终方案

混合键合是实现高密度堆叠的核心路径。随着高性能运算带动的多颗芯片垂直互联要求提升，传统的微凸点技术面临焊料电迁移、热迁移、桥连短路等可靠性加剧的问题，不再满足堆叠尺寸极小、I/O密度要求极高的堆叠需求，混合键合（或称Cu-Cu直接键合）工艺应运而生。倒装键合工艺pitch尺寸在50~100μm、热压键合工艺可将pitch size缩小到20μm，而要进一步缩小尺寸，则必须求助于混合键合工艺。混合键合的本质是，将铜/SiO2打磨出极其光滑的表面，稍微施加压力或高温，在范德华力的作用下，就可以实现永久键合。由于Cu-Cu、SiO2-SiO2、Cu-SiO2界面间都可以同时键合，因此称为混合键合。该技术的关键点在低粗糙度的磨平方法、高精度的对准方法、晶圆翘曲的控制方法和铜焊盘凹陷的控制方法等。为了增强表面结合力，需要增加等离子活化等工序，再通过高精度倒装热压，实现多界面间的混合键合。混合键合的核心要素有三：高洁净度（nm级控制）、高平整度及粘合强度，因此需要先进的前端设备及更贵的洁净室。可以看出，混合键合更类似于前道工艺，而非后道封装工艺。

（混合键合能实现最高密度堆叠）

2、W2W趋近成熟，D2W正崛起

混合键合工艺混合键合可分为Wafer to Wafer 及Die to Wafer两类。前者主要应用于3D NAND、CIS等Wafer间堆叠，对准精度要求极高，偏移量在小百nm以内，目前已实现量产。典型代表如长存3D NAND X-stacking架构，先在CMOS外围电路和NAND存储阵列两片晶圆上完成独立的制造工艺，再通过混合键合的方式进行两片晶圆的链接。目前 EVG约占据W2W混合键合82%市场，其次为TEL公司。EVG单台设备价值量约为 500~800万欧元/台。

Die to Wafer则主要应用于芯片异构集成，例如SoIC、未来HBM4堆叠等，对准精度要求一致，但对机台速率及清洁度提出更高要求。当前，D2W尚未十分成熟，BEIS凭借其机台优异良率，基本成为该领域核心玩家。台积电SoIC平台即基于此工艺，AMD 2023年发布的AI芯片MI300系列产品即搭配SoIC和CoWoS封装，实现12颗晶粒的chiplet堆叠。苹果M5系列芯片也计划采用台积电SolC封装技术。为满足客户需求，台积电持续扩产，2023年底SoIC月产能2000片，目标2024年底6000片/月，2025年有望提升至 1.4~1.45万片/月。当前，Besi设备可以实现10μm以下的连接点间距0.5-0.1μm的对准精度，以及1w~100w连接点/mm2的连接密度。单台设备价值量也迅速提升，以Besi为例，同系列倒装用固晶机单价大约50万美元/台，而混合键合设备单价将提升至150~250万美元。

3、受AI算力拉动，混合键合空间广阔

当前，混合键合设备尚处于产品导入期，在图像传感器、逻辑芯片和存储器领域初步实现产业化。三星将在XCube、Saint平台上均将采用混合键合，分别用于内存-内存、逻辑芯片-存储芯片/逻辑芯片的堆叠，英特尔则将把其应用在Foveros上，有望在2024年率先实现逻辑芯片与互连器之间的混合键合技术。此外，海力士也可能率先使用混合键合至其 HBM4芯片上。混合键合核心应用主要为：逻辑端，SoIC 3D chiplet堆叠、SRAM+Logic堆叠及GAA背面供电；存储端，3D NAND(W2W)、HBM(>16层，D2W)、3D DRAM等；及背照式CMOS图像传感器。根据Yole预测，当前虽然还没有HBM应用混合键合，随着堆叠层数增加、集成度要求更高，2028年混合键合工艺预计将占据HBM所用工艺的36%。根据Besi预测中性假设下，2030年对混合键合系统需求将达到1400台，以200万欧元测算，设备市场累计总空间为28亿欧元。根据Yole测算，2027年W2W和D2W混合键合设备市场空间预计达到5亿/2.3亿美元。混合键合已成为全球半导体设备厂重点布局方向，包括AMAT、ASMPT、Shibaura、TEL、SUSS等纷纷入局，国内大陆公司包括拓荆科技、华卓精科等。

（混合键合设备示意图，图片来源自网络）

4、隐冠解决方案及特点

针对半导体混合键合设备这个领域，隐冠基于多年的精密运动系统开发经验，可提供高速、高精度的粗微动架构运动系统。对于晶圆快速到位，可提供高速、高精度的气浮运动平台，对于超精密晶圆对位，可提供nm级定位精度的压电定位平台。对于Z轴，可定制磁浮式音圈电机、主动式水冷音圈电机、磁力弹簧等核心零部件解决方案，有效提高Z轴的精度，降低Z轴发热风险。通过隐冠高度模块化的设计，更加便于客户以低拥有成本来实现极大的配置灵活性。

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